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Mit der Column Address Strobe Latency (kurz CL oder „CAS Latency“), auch Latenz-Zeit genannt, wird die Verzögerung zwischen der Adressierung in einem DRAM-Baustein und der Bereitstellung der an dieser Adresse gespeicherten Daten bezeichnet. Die CL gibt an, wieviele Taktzyklen der Speicherbaustein benötigt, um die während des CAS gelieferten Daten zu verarbeiten, bevor er weitere Befehle entgegennehmen, bzw. das Ergebnis mitteilen kann. Je höher der folgende Wert desto mehr Taktzyklen werden für die Verarbeitung benötigt und somit ist auch die davon abhängende Verzögerung größer.
Die beschleunigende Wirkung von geringeren CL-Timings wird jedoch gewöhnlich überschätzt. Sie liegt im Allgemeinen unter 5 % und gilt damit als für den Anwender nicht wahrnehmbar. Trotzdem sind viele Kunden bereit, für derartige Module Aufpreise von 100 % und mehr zu bezahlen. Die enttäuschende Beschleunigungswirkung lässt sich hauptsächlich durch die immer wirksameren und größeren Caches auf den Prozessoren erklären, die bereits ca. 90–95 % aller Zugriffe abfangen [Quelle: "Zellenrennen" c't 8/06, Seite 210ff].
Siehe auch: Dynamic Random Access Memory#CAS
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