Layout Versus Schematic

Layout Versus Schematic

Layout Versus Schematic (LVS) ist ein Schritt bei der Layoutverifikation von integrierten Schaltkreisen, um die Übereinstimmung des erzeugten Layouts mit der ursprünglichen Schaltung (Schematic) sicherzustellen. Dazu wird die bei der Layoutsynthese benutzte originale Netzliste mit einer ausschließlich aus dem Schaltungslayout extrahierten Netzliste verglichen.

Die Extraktion der Netzliste aus dem Layout erfolgt unter Nutzung eines Extraktionsfiles. Darin sind elementare Layoutstrukturen definiert, die beispielsweise Transistoren und Vias abbilden, da deren Erkennung zur Netzlistengenerierung notwendig ist.


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