Speichermodul

Ein Speichermodul oder Speicherriegel ist eine kleine Leiterplatte, auf der mehrere Speicherbausteine (Dynamisches RAM in Form von integrierten Schaltkreisen) aufgelötet sind. Speichermodule bilden oder erweitern den Arbeitsspeicher elektronischer Geräte wie Computer oder Drucker und werden dort in speziell dafür vorgesehene Steckplätze gesteckt.

Die Bezeichnung Speichermodul wird seltener auch für Speicherkarten oder USB-Sticks verwendet.

SIMM

SO-SIMM

SDR-DIMM

DDR-DIMM

Micro-DIMM

RIMM

SO-RIMM

Bauformen

Handelsübliche Modul-Bauformen für Personal Computer sind oder waren:

• Single Inline Memory Module (SIMM) (Dieses hat nur eine Reihe von Leitungen, jede davon ist auf beiden Seiten durch einen Kontakt vertreten):
  • 8 Bit breite Module (30 Kontakte)
    • Diese gab es auch in einer Variante mit Anschlusspins, diese wird als Single Inline Pin Package (SIPP) bezeichnet und entspricht praktisch einem SIMM mit an die Kontaktflächen angelöteten Anschlussstiften.
  • PS/2-SIMMs, 32 bit breit, 72 Kontakte, bestückt mit
    • Fast Page Mode (FPM) DRAM oder
    • Extended Data Output (EDO) DRAM
• Dual In-line Memory Module (DIMM) (Hier sind die Kontakte beider Seiten unabhängig voneinander.), 64 bit breit, bestückt mit:
  • Synchronous Dynamic Random Access Memory (SDRAM, SDR)
  • Double Data Rate (DDR-SDRAM, DDR)
  • Double Data Rate 2 (DDR2-SDRAM, DDR2)
  • Double Data Rate 3 (DDR3-SDRAM, DDR3)
  • Small Outline Dual In-line Memory Module (SO-DIMM) für geringeren Platzbedarf (beispielsweise in Notebooks)
  • Micro Dual-Inline Memory Module (Micro-DIMM)
• Rambus In-Line Memory Modul (RIMM), 16 bit breit
• Small Outline RIMM (SO-RIMM)

Herstellerabhängige Modulformen (beispielsweise für Server) und solche für besondere Anforderungen gibt es in großer Zahl, darunter auch DIMMs mit EDO-RAM. Andererseits verwenden andere Gerätetypen (Drucker, RAID-Controller) durchaus gängige PC-Module.

SIMM-Speichermodule (asynchron) sind „unbuffered“ oder „buffered“, DIMM-Speichermodule (synchron, SDR, DDR) entsprechend „unregistered“ oder „registered“. Als Weiterentwicklung der registered-Module sind DDR2-Module und DDR3-Module als Fully Buffered DIMM (FB-DIMM) eingeführt worden.

Gepufferte Module (buffered, registered, fully-buffered) sind beim Zugriff durch die Latenz des Puffers einen Taktzyklus langsamer, dafür sinkt die elektrische Belastung des Speicherinterfaces im Chipsatz bzw. in der CPU. Dies macht solche Module insbesondere für Serveranwendungen mit großem Speicherausbau durch eine höhere Anzahl von Speichermodulen sinnvoll.

Parameter eines Speichers

Speicherkapazität (Größe)

Die Speicherkapazität eines Speichermoduls ergibt sich normalerweise als Produkt aus der Speicherkapazität der meist gleichartigen Speicherchips und deren Anzahl.

Als Beispiel sei hier ein Speichermodul genannt, das mit 16 Chips des Typs GM72V16821CT10K bestückt ist. Aus dem Datenblatt erfährt man, dass dieser Chip in zwei Bänken mit je 524.288 (= 2¹⁹) Wörtern mit einer Wortbreite von jeweils 16 Bit organisiert ist (2×2¹⁹×16). Daraus ergibt sich eine Speicherkapazität pro Chip von 2×2¹⁹×16 bit = 2²⁴ bit = 16.777.216 bit. Mit 16 dieser Chips ergibt sich eine Speicherkapazität des Speichermoduls von 2²⁸ bit = 268.435.456 bit oder – mit 8 Bits pro Byte – 2²⁵ Byte = 33.554.432 Byte.

Manche Speichermodule besitzen ein oder zwei zusätzliche Chips (gleichen oder anderen Typs), die für Fehlerkorrektur- bzw. Paritätsfunktionen zuständig sind. Hier werden für ein Byte häufig 9 Bits verwendet (8 Datenbits und 1 Prüfbit).

Leitungen

Der heute übliche DDR/DDR2-Speicher besitzt 64 Daten-Signalleitungen (beziehungsweise 72 bei ECC). Die einzelnen SDRAM-Chips sind so verschaltet, dass sie die gesamte Breite des Datenbusses belegen. Jeder Chip ist für bestimmte Datenleitungen zuständig. Ein Chip mit einer „×n“-Organisation kann n Datenleitungen versorgen. Für einen Datenbus mit 64 Leitungen sind folglich 64/n Chips mit der Organisation „×n“ erforderlich. Bei Modulen mit mehreren Bänken (siehe unten) sind mehrere Chips (2 oder 4) an den Datenleitungen parallel geschaltet. Folglich enthält ein Modul mit k Bänken 64/n×k Chips mit der Organisation „×n“.

Zusätzliche Eingangsleitungen regeln die Auswahl des Speicherbausteins (Chip Select) und die Schreib- bzw. Leserichtung (R/W) der Daten.

Geschwindigkeit

Ebenso wie bei der Größe, wird auch bei der Geschwindigkeit zwischen dem gesamten DIMM und den einzelnen Chips unterschieden. Ein einzelner Chip bezieht sich immer auf die maximale Taktfrequenz (zum Beispiel DDR2-1066, DDR-400, SDRAM 133).

Beim gesamten DIMM hingegen geht es um die Datentransferrate (zum Beispiel PC2-4200, PC3200). Bestückt mit SDRAM-Chips mit DDR2-533, die also eine Taktfrequenz von 266 MHz haben, übertragen sie im DDR2-Modus 4 Datenwörter pro Takt, und man kann die maximale Übertragungsrate beispielsweise folgendermaßen berechnen:

• 64 Leitungen je Speichermodul können pro Takt 4 × 8 Byte = 32 Byte übertragen;
• 133,3 Millionen Taktzyklen/s (MHz) × 32 Byte = 4,266 Milliarden Byte/s, also ungefähr 4,2 GB/s.

Der Datentransfer-Leistungswert ist nur ein Idealwert und wird in der Praxis nie erreicht. Er ist jedoch zur Klassifizierung von Speicher üblich; im obigen Beispiel wäre es also PC2-4200 aus DDR2-533-Chips, die mit 133 MHz laufen (siehe DDR2-SDRAM).

Bänke/Ranks

DRAM-Modul mit einer Bank. Die Bank besteht aus vier DRAM-Bausteinen und wird über das Chipselect-Signal aktiviert oder deaktiviert.

DRAM-Modul mit zwei Bänken. Eine Bank besteht aus vier DRAM-Bausteinen mit je vier Datenleitungen (x4). Die jeweilige Bank wird zum Lesen/Schreiben über das Chipselectsignal 0/1 ausgewählt.

Ein DIMM lässt sich mit einer unterschiedlichen Anzahl jeweils gleicher Module aufbauen. Das JEDEC-Gremium macht dabei ganz bestimmte Vorgaben zum Aufbau der DIMMs. Erlaubt ist es, Chips einzusetzen, die entweder 4 (nur mit Puffer), 8 oder 16 Datenleitungen (s. o. Leitungen) in Anspruch nehmen. Des Weiteren ist immer eine bestimmte Gruppe von DRAM-Chips jeweils einer Bank zugeordnet. Eine Bank oder ein Rank (gemäß JEDEC-Terminologie) ist dabei ein eindeutiger, unabhängig adressierbarer 64 bit breiter Bereich eines Speichermoduls (bei ECC-Modulen 72 bit).^[1][2] Jede Bank verhält sich dabei wie ein separates Speichermodul. Daher belasten beispielsweise Zwei-Bank-Module die Busleitungen genau so stark wie zwei Ein-Bank-Module. Es existieren Speichermodule mit einer Bank, zwei oder vier Bänken (Single-, Dual- und Quad-Rank-DIMMs). Da Chipsätze in der Regel nur maximal 8 Bänke verwalten können (bzw. bei hohem Tempo wie DDR-400 zumeist nur 6 Bänke), muss man für großen Speicherausbau (z. B. 8 x 2 GiB = 16 GiB) auf Ein-Bank-Module zurückgreifen, da mit Zwei-Bank-Modulen mit 4 x 2 Bänken bereits alle 8 Bänke belegt wären. Zudem muss in solchen Fällen meist die Geschwindigkeit der RAMs reduziert werden, zum Beispiel von PC3200 auf PC2700, da ansonsten die Interferenzen auf den Leitungen zu groß werden.

Zwischen der einseitigen und beidseitigen Bestückung der Speichermodule mit Speicherchips (Single-Sided/Double-Sided) besteht kein direkter Zusammenhang, d.h. einseitig bestückte Module können zwei Bänke enthalten, und beidseitig bestückte Module können nur eine Bank enthalten.

Puffer

Werden aufgrund der Speicheranforderungen mehr Bausteine benötigt, als dies nach den Anforderungen der JEDEC Group pro Daten- oder Adressleitung zulässig ist, müssen sogenannte Puffertreiber eingesetzt werden. Diese entkoppeln den Daten- und Adressbus des Moduls vom externen Bus, so dass zum Beispiel statt erlaubter 4 Bausteine je Leitung 8 oder 16 eingesetzt werden können. Das Speichermodul selbst zählt dann nur noch als ein einzelner Eingang.

Nachteilig ist meist, dass diese Puffer selbst wieder Schaltzeiten besitzen, die sich zu den Zugriffszeiten der reinen RAM-Bausteine addieren.

Funktionsweise der Adressierung

Der Auslöser für einen Schreib- oder Lesevorgang im Hauptspeicher ist normalerweise die CPU. Natürlich kann auch andere Computerperpherie (meist per DMA) auf den Speicher zugreifen, jedoch werden die meisten Operationen von der CPU veranlasst.

Ein wichtiger Parameter für die Zugriffszeit auf diese Daten ist die Column Address Strobe Latency, also die Spaltenadressverzögerung.

Findet die CPU bestimmte Daten nicht in ihrem Cache oder will Daten in den Speicher schreiben, wird der Speichercontroller damit beauftragt. Bei Intel-CPUs werden dazu Befehle über den Front Side Bus an den Speichercontroller, welcher in der Northbridge sitzt, abgeschickt. AMD-CPUs haben einen deutlich kürzeren Weg, da hier der Speichercontroller direkt in der CPU liegt. Der Speichercontroller liest immer komplette 64-Bit-Zeilen (s. o.).

Der Speichercontroller überträgt die Daten bei einem Zugriff auf den RAM in einer genau festgelegten Reihenfolge.

Timing

Es existiert eine Vielzahl von Parametern, welche das Zeitverhalten des Speichers steuern. Standardmäßig ist im Speicherriegel ein vom Hersteller eingestelltes Zeitverhalten eingetragen. Bei modernen Bauformen befindet sich dazu ein EEPROM auf dem Riegel, das vom BIOS ausgelesen werden kann und so für eine korrekte Konfiguration sorgt. Durch sogenanntes Tuning durch den Nutzer wird oft versucht, dieses Zeitverhalten zu optimieren, was aber zu Systemabstürzen führen kann.

DDR-Speicher wird auf die folgende Art beschriftet:

Geschwindigkeit	Puffer	tCL	tRCD	tRP	SPD-EPROM-Version	Platinen-Version
PC3200	U	30	3	3	1	A1

Im obigen Beispiel wird ein RAM mit den Parametern PC3200U-30331-A1 beschrieben. Der wichtigste Parameter ist die maximale Geschwindigkeit des Moduls. „PC3200“ kennzeichnet, wie bei Geschwindigkeiten näher erklärt, Speicherriegel, die 3,2 Milliarden Bytes pro Sekunde liefern können. Dadurch kann man recht einfach die Zuordnung von Prozessoren/Chipsätzen und passenden Speichermodulen ermitteln. Ein FSB-400-Prozessor kann ebenfalls nur 3,2 GByte/s über seine Schnittstelle schicken. Aus diesem Grund wäre deshalb dieser Speicher für den entsprechenden Prozessor ausreichend. Das „U“ steht für ungepufferte DIMMs. Nach dem Bindestrich folgen die wichtigen Latenzzeiten und zwar ausgedrückt in Taktzyklen:

• CAS Latency t_CL: Zeitdauer zwischen einem Lesekommando und dem Erhalt der Lesedaten
• RAS-to-CAS Delay t_RCD: (minimale) Zeitdauer zwischen der Aktivierung einer Zeile / einer Bank und der Absendung eines Lese- oder Schreibkommandos.
• RAS Precharge Time t_RP: (minimale) Zeitdauer zwischen der Deaktivierung einer Zeile / einer Bank und der erneuten Aktivierung einer Zeile in derselben Bank.

Bei DDR-SDRAM gibt es Chips mit einer CL von 2, 2,5 oder 3 Takten Dauer, weshalb man für den CL Parameter zwei Ziffern benötigt (3033 steht für 3,0 - 3 - 3).

DDR2-Speicher wird auf die folgende Art beschriftet:

Kapazität	DIMM-Aufbau	Geschwindigkeit	Puffer	tCL	tRCD	tRP	SPD-EPROM-Version	Platinen-Version
512MB	bRxc	PC2-3200	U	3	3	3	1	A1

Bei DDR2-Speicher sind nur ganzzahlige Zeiten erlaubt weshalb der CL mit nur einer Zahl angegeben wird. In der JEDEC-Spezifikation ist nur für DDR2-Speicher die Kapazitätsgröße vorgesehen. Des Weiteren wird die Angabe zum Aufbau des Riegels verlangt. „1Rx8“ steht für einen Single-Rank-DIMM, welches (x8)SDRAMs enthält (s. Bank) , wobei jeder davon 8 Datenanschlüsse besitzt.

Interessante Parameter sind auch die Betriebsspannung samt Toleranzbereich, Temperatur-Grenzwerte oder weitere Latenzzeiten wie t_RAS oder t_RC. Solche Parameter sind in der JEDEC-Spezifikation exakt festgelegt und werden deshalb nicht extra ausgewiesen. Die Activate-to-Precharge-Zeit t_RAS wird doch gerne angegeben, weil sie für Übertakter interessant ist. Sie steht meist hinter t_RP durch einen Bindestrich getrennt, z. B. PC3200-2022-5.

Für Übertakter auch interessant ist die Command Rate (1T/2T), obwohl diese Latenzzeit des Speicherchips keine isolierte Eigenschaft ist. Diese Wartezeit wird dann nötig, wenn viele Chips am Speicherkanal aktiv sind und dadurch die Adressleitungen des Speichercontrollers stärker belastet werden. In der Regel lassen sich bis zu 3 Ranks (ein Double-Rank und ein Single-Rank) mit 1T ansprechen, bei mehr muss man entweder die Command Rate verlängern oder die Taktfrequenz absenken.

Wichtige Parameter zum Zeitverhalten des Speichers sind:

CAS (Column Address Strobe) Latency (CL) - Spaltenoperationen

RAS-to-CAS-Delay - Zeilenoperationen

Column Address Select bzw. Column Address Strobe, dieses Steuersignal liegt während einer gültigen Spaltenadresse an. Der Speicherbaustein legt diese Adresse in einem Zwischenspeicher ab.

Synchrone DRAMs (SDRAM, DDR-SDRAM) besitzen ebenfalls die Steuereingänge RAS und CAS, jedoch haben sie hier ihre unmittelbare Funktion verloren. Stattdessen werden bei synchronen DRAMs die Kombination aller Steuersignale (CKE, RAS, CAS, WE, CS) bei steigender Clock-Flanke ausgewertet, um zu entscheiden, ob und in welcher Form die Signale auf den Adressleitungen interpretiert werden müssen.

Dem Vorteil der Einsparung von externen Adressleitungen steht ein scheinbarer Nachteil in Form einer verzögerten Verfügbarkeit der Spaltenadresse gegenüber. Die Spaltenadresse wird jedoch erst nach der Dekodierung der Zeilenadresse, der Aktivierung einer Wortleitung und dem Bewerten des Bitleitungssignals benötigt. Dieser interne Vorgang benötigt jedoch ca. 15 ns, so dass sich die verzögert erhaltene Spaltenadresse nicht negativ auswirkt.

RAS Active Time (t_RAS) und RAS Precharge Time (t_RP )

tRAS: Der Parameter tRAS (RAS pulse width, Active Command Period, Bank Active Time) beschreibt die Zeit, die nach der Aktivierung einer Zeile (bzw. einer Zeile in einer Bank) verstrichen sein muss, bevor ein Kommando zum Deaktivieren der Zeile (Precharge, Schließen der Bank) gesendet werden darf. Der Parameter ist dadurch gegeben, dass die Verstärkung der Bitleitungsspannung und das Rückschreiben der Information in die Zelle vollständig abgeschlossen sein muss, bevor die Wortleitung deaktiviert werden darf.

tRP: Der Parameter „tRP“ („Row Precharge Time“) beschreibt die Zeit, die nach einem Precharge-Kommando mindestens verstrichen sein muss, bevor ein erneutes Kommando zur Aktivierung einer Zeile in der gleichen Bank gesendet werden darf. Diese Zeit ist durch die Bedingung definiert, dass alle Spannungen im Zellenfeld (Wortleitungsspannung, Versorgungsspannung der Leseverstärker) abgeschaltet sind und die Spannungen aller Leitungen (insbesondere die der Bitleitungen) wieder auf ihrem Ausgangsniveau angekommen sind.

RAS Active Time

Der Parameter tRAS (RAS pulse width, Active Command Period, Bank Active Time) beschreibt die Zeit, die nach der Aktivierung einer Zeile (bzw. einer Zeile in einer Bank) verstrichen sein muss, bevor ein Kommando zum Deaktivieren der Zeile (Precharge, Schließen der Bank) gesendet werden darf. Der Parameter ist dadurch gegeben, dass die Verstärkung der Bitleitungsspannung und das Rückschreiben der Information in die Zelle vollständig abgeschlossen sein muss, bevor die Wortleitung deaktiviert werden darf.

RAS-Precharge-Time

Der Parameter „tRP“ („Row Precharge Time“) beschreibt die Zeit, die nach einem Precharge-Kommando mindestens verstrichen sein muss, bevor ein erneutes Kommando zur Aktivierung einer Zeile in der gleichen Bank gesendet werden darf. Diese Zeit ist durch die Bedingung definiert, dass alle Spannungen im Zellenfeld (Wortleitungsspannung, Versorgungsspannung der Leseverstärker) abgeschaltet sind und die Spannungen aller Leitungen (insbesondere die der Bitleitungen) wieder auf ihrem Ausgangsniveau angekommen sind

RAS Cycle Time t_RC

Dies beschreibt die Zeit zwischen zwei Gesamt-Zyklen, vom Precharge bis zum Precharge.

Fehlererkennung (ECC)

Speichermodule können je nach Bestückung verwendet werden

• ohne Möglichkeit der Fehlererkennung
• mit Fehlererkennung (Parität)
• mit Fehlerkorrektur (ECC)

Für die einfache Fehlererkennung mittels Paritätsbit wird je 8 Bit Wortbreite ein weiteres Bit benötigt, die Module sind folglich 9 Bit (einfaches SIMM), 36 Bit (PS/2-SIMM) oder 72 Bit breit (übliche DIMMs) organisiert. Ein einzelnes DIMM bietet damit auch genügend Bit-Breite für die Nutzung der Fehlerkorrektur (siehe unten), während hierzu mehrere gleichartige PS/2-Module parallel geschaltet werden müssen.

Die Fehlerkorrektur muss außerdem vom Motherboard (Chipsatz und BIOS) unterstützt werden, die zusätzlichen Bits auf den Modulen schaffen nur die Möglichkeit zur Ablage der benötigten Information.

Zur Erkennung von Hauptspeicherfehlern gibt es mehrere Verfahren. Eines dieser Verfahren stammt vom US-Mathematiker Richard W. Hamming: Der Error Correction Code (ECC) ist eine Art Hashwert über die 64 Bits jeder Speicherzeile. Diese redundanten Informationen werden vom Speichercontroller berechnet und in 8 weiteren Bits abgelegt (bei 32 Bit Speicherzeilen sind es 7 weitere Bits), weshalb ECC-Speicher 72 Bits pro Zeile hat.

ECC kann 1- und 2-Bit-Fehler erkennen sowie 1-Bit-Fehler korrigieren. Multibitfehler können jedoch unbemerkt bleiben. ECC-Speicher kommt in Desktop-PCs kaum zum Einsatz.

Weitere Techniken zur Fehlererkennung sind unter den Namen Chipkill, Active Memory, Memory Resiliency oder Memory RAID bekannt.

Vergleichstabelle

DDR-SDRAM

Bustakt	Busbreite	Bezeichnung	Datenrate	Rechnung
133 MHz	64 Bit	PC2100	2,1 GB/s	(133.000.000 Hz x 64 Bit x 2)/8 (Ergebnis in Byte/s)
166 MHz	64 Bit	PC2700	2,7 GB/s
200 MHz	64 Bit	PC3200	3,2 GB/s

Wenn das Speicherinterface nun Dualchannel ist, kann es die doppelte Datenrate erreichen. AMDs Prozessor Athlon64-FX zum Beispiel besitzt ein Dualchannel-Memory-Interface, der Athlon64 im Sockel 754 verfügt dagegen über ein Singlechannel-Memory-Interface.

Dual-DDR-SDRAM

Bustakt	Busbreite	Bezeichnung	Datenrate	Rechnung
133 MHz	2×64 Bit	PC2100	4,2 GB/s	(133.000.000 Hz × 64 Bit × 2 × 2)/8 (Ergebnis in Byte/s)
166 MHz	2×64 Bit	PC2700	5,4 GB/s
200 MHz	2×64 Bit	PC3200	6,4 GB/s

DDR2-SDRAM

Bustakt	Busbreite	Bezeichnung	Datenrate	Rechnung
200 MHz	64 Bit	PC2-3200	3,2 GB/s
266 MHz	64 Bit	PC2-4200	4,2 GB/s
333 MHz	64 Bit	PC2-5300	5,3 GB/s
400 MHz	64 Bit	PC2-6400	6,4 GB/s

RDRAM

Bustakt	Busbreite	Bezeichnung	Datenrate
400 MHz	16 Bit	PC800	1,6 GB/s
533 MHz	16 Bit	PC1066	2,1 GB/s
600 MHz	16 Bit	PC1200	2,4 GB/s
800 MHz	16 Bit	PC1600	3,2 GB/s
1066 MHz	16 Bit	PC2100	4,3 GB/s

Wenn das Speicherinterface nun Dualchannel ist, kann es die doppelte Datenrate erreichen. AMDs Prozessor Athlon64-FX zum Beispiel besitzt ein Dualchannel-Memory-Interface, der Athlon64 im Sockel 754 verfügt dagegen über ein Singlechannel-Memory-Interface.

Dual-RDRAM

Bustakt	Busbreite	Bezeichnung	Datenrate
400 MHz	2×16 Bit	PC800	3,2 GB/s
533 MHz	2×16 Bit	PC1066	4,2 GB/s
600 MHz	2×16 Bit	PC1200	5,0 GB/s
800 MHz	2×16 Bit	PC1600	6,4 GB/s
1066 MHz	2×16 Bit	PC2100	8,6 GB/s

Die Angabe der Datenrate dient nur der Klassifizierung und entspricht daher nicht der Nutzdatenrate.

Quellen

1. ↑ Memory ranks and Intel E7320 / E7520 chipset based servers (PDF, 278 kB). Kingston Technology memory ranking technical brief, April 2005.
2. ↑ Corsair DDR2 FAQ (PDF, 80 kB), Februar 2004. What’s the difference between a rank and a bank?

Siehe auch

• Steckmodul (Cartridge)
• Halbleiterspeicher

Weblinks

 Commons: Speichermodule – Sammlung von Bildern, Videos und Audiodateien

• Speicher-Links und -FAQ, heise.de
• Arbeitsspeicher/Hauptspeicher – RAM, CPU+Mainboard-FAQ, dch-faq.de
• Speichermodul – Arbeitsspeicher-Glossary und -FAQ, CompuRAM, München