Grabenisolation

Die Grabenisolation (englisch shallow trench isolation, STI, auch box isolation technique) ist ein Verfahren der Halbleitertechnik zur elektrischen Isolation einzelner Bauelemente (hauptsächlich MIS-Feldeffekttransistoren) auf integrierten Schaltkreisen (IC).

Hintergrund

Die STI-Technik ist seit Jahren die bevorzugte Isolationstechnik (zur elektrischen Isolation einzelnen Bauelemente) bei CMOS-Schaltkreisen (vor allem bei Technologieknoten unter 0,25 µm^[1][2]). Das Verfahren wurde entwickelt da früher genutzte Techniken (vor allem LOCOS-Prozess und Erweiterungen) nicht mehr ausreichten, um bei der verwendeten minimalen Strukturgröße (engl. feature size, F) eine ausreichende Isolation zu gewährleisten. Die LOCOS-Technik hatte dabei einige wesentliche Nachteile, beispielsweise begrenzt die Ausbildung von „Vogelschnäbeln“ die Packungsdichte und die Isolationswirkung ist eher oberflächlich. Zudem beeinflusst die LOCOS-Technik die Topographie der Chipoberfläche negativ, so dass nachfolgende Schritte in folge der schlechter durchführbaren lithographischen Strukturierung behindert wird. Der Hauptnachteil des STI-Prozesse gegenüber LOCOS sind die höhere Anzahl von Prozessschritten.

Eine andere Variante der Grabenisolation ist die „tiefe Grabenisolation“ (engl. deep trench isolation), die unter anderem bei analogen integrierten Schaltkreisen angewendet wird.

STI-Prozess

Der STI-Herstellungsprozess als Technologieschnitt

Der STI-Prozess ist in der Regel der erste Fertigungsschritt bei der Herstellung von integrierten Schaltkreisen. Ausgangsmaterial ist ein unstrukturierter Silizium-Wafer.

Der erste Prozessabschnitt (Bild 1) umfasst, die Abscheidung des Schichtstapels, der später strukturiert wird. Dazu wird durch thermische Oxidation von Silizium zunächst eine sehr dünne Siliziumdioxidschicht erzeugt (ca. 40 nm). Diese Oxid für die nachfolgende Siliziumnitridschicht als Pufferschicht, die durch unterschiedlich große Gitterkonstanten und thermischen Ausdehnungskoeffizienten entstehenden mechanische Spannungen reduzieren soll und so die Haftung der Nitridschicht verbessert. Das Oxid wird danach über chemische Gasphasenabscheidung (engl. low pressure cvd, LPCVD) mit einer Siliziumnitridschicht (ca. 100 nm) beschichtet; die Nitridschicht dient später als Stoppschicht für den CMP-Prozess (Chemical-mechanical planarization). Abschließend erfolgt der Auftrag eines Fotolacks durch Rotationsbeschichtung.

Der nun folgende zweite Prozessabschnitt (Bild 2) ist das Freilegen der späteren Isolationswannen. Dazu wird der zuvor aufgetragene Fotolack fotolithografisch strukturiert und somit die späteren Grabengebiete maskiert. Danach erfolgt das anisotrope Ätzen des Schichtstapels und der Grabengebiete, beispielsweise durch reaktives Ionentiefenätzen (DRIE). Um Polymerreste von RIE-Schritt zu entfernen, folgt ein kurzer nasschemischer Ätzschritt mit Fluorwasserstoff-Lösung (Flusssäure), der gleichzeitig für das Puffer-Oxid leicht unterätzt (Bild 3).

Nun erfolgt das Füllen der Gräben mit dem Isolationsmaterial Siliziumdioxid. Die Abscheidung erfolgt ganzflächig über ein CVD-Verfahren bis zum Überfüllen der Gräben. Das CVD-Verfahren muss dabei die Eigenschaft aufweisen, auch kleinere Strukturen mit höheren Aspektverhältnissen homogen zu füllen. Dies ist beispielsweise mit HDP-TEOS-PECVD (High-Density-Plasma-Tetraethylorthosilicat-Plasma-Enhanced-CVD) möglich. Um eine qualitativ höherwertige Grenzfläche zwischen dem Silizium und dem CVD-Siliziumdioxid zu erhalten, das heißt eine Grenzfläche mit wenigen Grenzflächenladungen, wird häufig vor der CVD-Beschichtung nochmals ein thermisches Siliziumdioxid auf den Grabenflächen erzeugt, das sogenannte liner oxide (Bild 4).

Nach dem Füllen der Gräben ist der Wafer vollständig mit einem Schichtsystem aus Siliziumdioxid und -nitrid bedeckt. Für die nachfolgenden Fertigungsschritte (Aufbau der Transistorstrukturen) ist es daher notwendig, den Siliziumsubstrat wieder freizulegen. Dies erfolgt auch in Hinblick auf die Verbesserung der Oberfläche des Wafers (Topografie) – wichtig vor allem für die Fotolithografie – durch den Abtrag der über dem Wafer liegenden Schichten durch chemisch-mechanisches Polieren (CMP) des Siliziumdioxids (die sogenannte Oxid-CMP). Das Siliziumnitrid dient dabei als Stoppschicht für den Polierprozess. Anschließend folgt noch die nasschemische Entfernung der Siliziumnitrid-Stoppschicht (mit Phosphorsäure) und der Siliziumdioxid-Pufferschicht (mit Flusssäure).

Literatur

• Gary S. May, Simon M. Sze: Fundamentals of Semiconductor Fabrication. Wiley & Sons, 2003, ISBN 0-47-123279-3.
• Stephen A. Campbell: The Science and Engineering of Microelectronic Fabrication. 2. Auflage. Oxford University Press, 2001, ISBN 0-19-513605-5.

Einzelnachweise

1. ↑ Michael Quirk, Julian Serda: Semiconductor Manufacturing Technology: Instructor's Manual. S. 25.
2. ↑ Gary S. May, Simon M. Sze: Fundamentals of Semiconductor Fabrication. Wiley & Sons, 2003, ISBN 0-47-123279-3, S. 207.